英伟达正式宣告 CPO 进入量产阶段，相关产品向核心客户交付落地，受此消息催化，A 股光通信概念股集体大涨，市场直观感受到下一代光电共封装技术的商业化拐点已经到来。
AI 算力集群带宽需求爆发，传统可插拔光模块逐步触达功耗、密度、信号损耗的物理上限。以 CPO 为代表的共封装光互连技术，通过缩短光电互连路径，实现更高带宽密度、更低系统功耗，已经成为万卡乃至十万卡规模智算集群的核心技术方向。海外巨头已经跑出成熟架构与量产方案，但对于国内产业而言，CPO 热潮背后，并非简单追赶某一款产品，底层架构、芯片、封装、光机整套体系的国产化，才是真正的破局命题。
Source: [1] Yole Group, Co-Packaged Optics for Data Centers 2025, June 2025.
光引擎为什么离芯片越来越近？
传统可插拔光模块部署在交换设备面板，通过主板上的高速电信号与交换芯片或计算芯片连接。它具备成熟、标准化、可热插拔等优势，但随着单通道速率和交换容量持续提升，越来越长的高速电走线带来了更大的信号损耗、更高的功耗和更复杂的系统设计。
NPO，也就是近封装光学，将光引擎移动到交换芯片或计算芯片附近，缩短板级电互连距离。
CPO 进一步将光引擎与主芯片集成到同一封装体系，让光电转换发生在封装内部或边缘。
到了 OIO 阶段，光引擎进一步成为计算系统的光学 I/O 芯粒，光互连与计算芯片之间的边界开始变得模糊。
这四种形态并非简单的前后替代关系，而是对应不同的集成密度、成本、可维护性和应用场景。其共同方向，是让高速电信号少走一段路，让光更早接手数据传输。
Source: [2] Minkenberg et al., IET Optoelectronics, 2021
NPO/CPO/OIO 与传统光模块不同点
随着 AI 大模型和超算算力需求的指数级爆发，传统电互连的功耗和带宽已逼近物理极限，CPO（光电共封装）与 OIO（光 I/O）技术因此成为突破算力瓶颈的关键路径。
其核心价值首先体现在高带宽密度上：通过“以光代电”，CPO/OIO 彻底打破了传统芯片边缘（Beachfront）物理引脚密度的限制，在极小的面积内实现了单通道数百 Gbps 乃至整体 Tbps 级别的海量数据吞吐能力。为了支撑这种极高的数据交换效率，光电融合成为必然趋势。它将光子集成电路（PIC）与负责驱动/接收的电子集成电路（EIC）深度协同设计，避免了传统可插拔光模块中长距离电信号传输带来的严重衰减和信号完整性问题，大幅降低了系统整体功耗。
而要实现极致的光电融合，3D 封装技术则具有不可替代的必要性。传统的 2D 或 2.5D 平铺方式依然存在互连路径较长的问题，而通过 TSV（硅通孔）、微凸点或铜-铜混合键合等 3D 先进封装手段，能够将光芯片、电芯片与核心算力芯片（ASIC/GPU）进行垂直堆叠。这种三维立体集成将光电节点之间的物理互连距离从厘米级极限压缩至微米级，最大程度消除了寄生电容和电感效应，不仅实现了极低的通信延迟和 pJ/bit 级别的极致能效，更是未来构建百兆瓦级超大算力集群的重要技术基石。
Source: [3] SemiAnalysis
CPO 和 OIO 真正难在哪里？
把光引擎放到芯片旁边，只是第一步。真正实现规模化应用，笔者认为还要同时解决四个问题。
第一个问题，国内光电融合特别是先进封装还处于初步探索阶段。
PIC 负责光信号的调制与传输，EIC 负责高速驱动与信号处理。二者之间的互连越长，其寄生参数、信号损耗和能耗就越难控制。要继续提高单通道速率与带宽密度，EIC 和 PIC 必须靠得更近，因此需要引入 3D 先进封装技术。
TSV，铜-铜混合键合等 3D 先进封装技术的国产化能力，以及光电联合设计和封装还处于初步探索和概念验证阶段。
第二个问题，是光耦合与晶圆级测试。
光要从硅光芯片进入光纤，既要降低插入损耗，又要控制波长、偏振、工艺波动和装配误差。对于先进光引擎而言，仅仅“单颗样品能工作”还远远不够，必须在晶圆阶段完成高效率测试与筛选，避免不良芯片进入昂贵的后续封装流程。通过半导体工艺来保证光引擎的良率和可靠性，才能真正的实现量产落地。
第三个问题，是集成度与可维护性的平衡。
光引擎进入封装后，系统的带宽密度和能效得到提升，但光纤连接、激光光源、散热、可靠性和后续运维也会变得更加复杂。CPO 和 OIO 不仅是芯片问题，更是光、电、热、力与封装共同参与的系统工程；不仅需要光引擎厂家提供 chiplet，更是需要其能够提供可靠的系统解决方案。
第四个问题，是供应链的稳定性。
CPO 和 OIO 涉及先进制程芯片、硅光器件、先进封装、光纤耦合以及精密测试设备等多个环节。其供应链跨度大，协同要求高，再加上 Fab 和 OSAT 资源有限，以及高频基板等材料长期产能不足，任何一个环节掉链子，都可能影响产品的生产进度。
TSMC-COUPE 给出的答案
COUPE 是 Compact Universal Photonic Engine 的缩写，即紧凑型通用光子引擎。
它的价值不只是一颗硅光芯片，而是一套围绕 PIC、EIC、先进封装和光纤接口形成的完整集成架构。
首先，COUPE 通过 SoIC-X 3D 堆叠，将 EIC 放置在 PIC 之上，把关键的光电芯片互连从板级尺度压缩到 3D 封装尺度，从而降低接口阻抗和寄生效应，为更高的带宽密度和更低的传输功耗创造条件。
其次，COUPE 针对 GC，也就是光栅耦合器，构建了包含微透镜、反射结构和抗反射设计的垂直光路。公开研究结果显示，其 GC 能够在 COUPE 晶圆上保持低插入损耗，并完成晶圆级光学、电学及可靠性测试与表征。这意味着光学接口开始具备与半导体制造相匹配的测试与筛选能力。
再者，通过芯片侧微透镜与连接侧透镜形成扩束、准直和再聚焦光路，可以降低光纤直接对准微小光斑的装配难度，并为可分离、可插拔的光路接口提供基础。
这三项能力分别回答了三个关键问题：光电芯片怎样连得更短，光学性能怎样在晶圆阶段被验证，进入封装的光路怎样兼顾装配与维护。第四个问题不在 TSMC 这等体量公司的考虑范畴之内。
TSMC 曾公开表示，基于 COUPE on substrate 的 CPO 方案计划于 2026 年开始生产；与电路板上的可插拔方案相比，其公开目标包括两倍功耗效率和 90% 的延迟降低。因此 COUPE 不仅是一项器件技术，更是一条连接硅光、先进封装和高性能计算的系统路线。
Source: [4] TSMC, IEEE ECTC 2025
Nvision 沿着同一条路线，
构建国产技术平台
Nvision 的目标，是与业界合作伙伴一起，构建国产供应链生态，率先在中国大陆实现与 COUPE 相同核心逻辑的光电集成路线。为此，Nvision 从未把 PIC、NPO、CPO 和 OIO 视为彼此孤立的产品，而是在建立一套能够持续演进的光引擎技术平台。
在当前阶段，Nvision 正在推进的 NPO 方案之一，采用了与 COUPE 一致的核心光路架构。围绕这一方案，Nvision 已经形成从硅光芯片、先进封装、高速基板设计到光机结构设计的全链条自研能力，为光模块厂商、GPU 厂商、交换机厂商及系统客户提供以半导体技术为核心特色的光引擎解决方案。
如果把 TSMC-COUPE 与 Nvision 当前的 NPO 方案放在一起观察，可以发现，两者在光学接口上采用了高度一致的核心逻辑：GC 垂直出光 — 芯片侧微透镜整形 — 自由空间扩束传输 — FAU 侧透镜聚焦 — 反射镜转向 — 进入光纤阵列。
这意味着，Nvision 当前的 NPO 方案不仅是一款阶段性产品，也可以被视为面向未来 CPO 的工程验证平台。今天积累的 GC 设计、微透镜、FAU、光机装配、晶圆测试和可靠性能力，可以继续迁移到单波 200G、3D 封装光引擎以及后续的 CPO/OIO 方案中。
Nvision 光路
Source: [4] TSMC, IEEE ECTC 2025
面向下一阶段，针对于 NPO/CPO，Nvision 正在开发单波 200G 和 3D 异构集成光引擎，进一步提高带宽密度并缩短关键互连路径。
在更前沿的 OIO 方向，Nvision 也在同步推进微环调制器方案，并已取得积极的阶段性结果。微环具备体积小、功耗低、适合高密度波分复用等潜力，也与下一代高密度、低功耗、多波长光学 IO 的发展方向高度契合，但它对工艺、温度控制、封装和光源提出了更高要求——这恰恰需要芯片与系统的联合设计能力。
Nvision 希望完成的，不是对某个单一产品形态的复制，而是把硅光芯片、光电协同设计、3D 先进封装与国产供应链整合为一个能够持续升级的平台。
三颗芯片，一个系统
从系统视角看，未来AI算力基础建设可以被理解为三个关键组成部分：负责计算的 GPU/ASIC，负责高带宽数据供给的 HBM，以及负责高速通信的 CPO/OE 光引擎。计算决定算力上限，HBM 决定数据供给能力，光引擎则决定算力连接规模。
TSMC 正通过先进封装技术体系，推动计算芯片、HBM 与光互连技术进一步融合。我们判断，这将成为下一代 AI 算力基础设施的重要主流方向。
Nvision 选择沿着这条路线前进：从 NPO/CPO 开始，向 OIO 持续演进；从自研硅光芯片出发，构建全流程硅光工艺平台，突破 3D 先进封装技术，与业界生态伙伴共同建设国产供应链。我们的目标很明确——成为中国大陆率先以国产供应链落地 COUPE 同路线光电集成架构的企业。
让光更靠近芯片，让国产光引擎融入下一代算力系统。
来源：
[1] Yole Group, “Co-Packaged Optics for Data Centers 2025,” Yole Intelligence Market Report, June 2025.
[2] C. Minkenberg, R. Krishnaswamy, A. Zilkie, and D. Nelson,
“Co-packaged Datacenter Optics: Opportunities and Challenges,”
IET Optoelectronics, vol. 15, no. 2, pp. 77–91, 2021.
[3] D. Patel, D. Nishball, M. Xie et al.,
“Co-Packaged Optics (CPO) Book – Scaling with Light for the Next Wave of Interconnect,”
SemiAnalysis Research Report, Jan. 2026.
[4] M. F. Chen, H. T. Cheng, C. H. Tsou, S. Y. Hou, T. H. Yu,
S. Liu, R. Lu, and K. C. Hsu,
“Optical and Electrical Characterization of a Compact Universal Photonic Engine,”
2025 IEEE 75th Electronic Components and Technology Conference (ECTC),
pp. 54–58, 2025, doi: 10.1109/ECTC51687.2025.00015.
